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图源 | Ars Technica
芯片单位面积上可集成的与元件数量一定会达到极限 ， 只是没有人可以告知我们 ， 这个极限到底是多少 ， 到底什么时候才会达到这个极限？
技术角度 随着硅片上线路密度的增加 ， 其工艺复杂性和差错率就会呈指数形式增长 ， 同时也大大增加了全面测试的难度 。
试想 ， 如果芯片内连接晶体管的线宽达到nm级 ， 相当于几个原子的大小 ， 在这种情况下 ， 材料的物理、化学性能都将会发生质的变化 ， 致使采用现行工艺的半导体失去正常工作的能力 ， 摩尔定律也就走到了尽头 。
而放眼当下 ， 最大的制约摩尔定律前行的应该就是光刻工艺的发展了 。 对于最先进的EUV技术来说 ， 不仅光刻设备是瓶颈 ， 材料甚至光罩上的pellicle也是瓶颈 。
设备角度 光刻设备难点在于要提供精度与产率兼备的设备系统 ， 不管是光学系统的精度还是运动结构都是难点 。
简单举例来说一个 ， 一个镜片上有一个2nm的凹坑 ， 拿来当放大镜一点毛病没有 ， 用到90nm节点镜头可能也可接受 ， 更高精度的呢?当然现有的10nm是依靠多重图形实现的 ， 并不能一次光刻实现 。
但是多重图形方案也带来了两个问题：一次光刻下的工程误差冗余要转嫁到多重图形方案中 ， 所以光刻设备的控制精度实际要进一步提升；多重图案即使用SADP技术 ， 也需要多次光刻实现 ， 这就需要更多的光刻设备来维持一个代工厂的芯片周转率 。
精度要求高、需求量大 ， 因此产能有限 ， 这也从另一个角度回答了为什么英特尔10nm标识限量的原因（上述提到的是良率问题） 。
经济角度 目前开发一款7nm芯片成本是3亿美元 ， 5nm预测是5亿美元 ， 而3nm很可能到10亿美元 。
投资建设一个新7nm工厂是150亿美元 ， 那么5nm工厂将需要投资300亿美元 ， 3nm则理论上是600亿美元 。
此外 ， 作为工艺环节不可缺少的光刻机厂商 ， ASML仅对EUV研发投入就达到90亿欧元之巨（听说也是向英特尔、台积电、三星等巨头筹资入股才完成的） 。
五大半导体厂商答卷 英特尔-英雄迟暮 制程工艺上 ， Intel 从2015年到2019上半年都耕耘14nm工艺；10nm工艺说是在2019年6月份量产了 ， 首发平台是Ice Lake处理器 ， 6月份出货 ， 其他10nm工艺产品将到2020及2021 年推出 。
下一代7nm预计会在2021年量产 ， 将首次采用 EUV 光刻工艺 ， 相比10nm工艺晶体管密度翻倍 ， 每瓦性能提升20% ， 设计复杂度降低4倍 。
从Intel公布的7nm工艺的具体细节来看 ， 晶体管密度翻倍没有什么意外 ， 正常都应该是这样 ， 不过每瓦性能提升20% ， 这个数据要比预期更低 ， 说明在10nm之后 ， Intel的先进工艺在性能提升方面遇到瓶颈 。
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图源 | 英特尔官网
另据外媒报道 ， 今年IEEE国际电子设备会议(IEDM)上 ， 英特尔发布2019年到2029年未来十年制造工艺扩展路线图 ， 计划用10年将制造工艺由10nm升级至1.4nm 。 期间每两年升级一次 ， 每代会有+和++两个迭代版本 ， 其中10nm稍有不同 ， 其包含10nm++和10nm+++两个迭代版本 。
台积电-进阶的巨人 台积电是全球7nm工艺的晶圆厂的最大赢家 ， 官方表示市面上所有用7nm芯片 ， 均由台积电生产 。
数据显示 ， 截至2019年6月份 ， 台积电7nm已经获得了60个NTO(New Tape Out的缩写 ， 也就是新产品流片) ， 预测在2019年这个数字也将会突破100个 。
台积电今年还推出7nm+工艺 ， 作为其首个使用EUV光刻技术的节点 ， 逻辑密度是前一代工艺的1.2倍 ， 良率表现和7nm相比也不分伯仲 。
随后 ， 台积电将推出了6nm工艺 ， 按照台积电的说法 ， 这个工艺将会在未来相当长的一段时间内扮演重要的角色 。
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